Add VCS and Xcelium run time. Fix RTL for VCS to work correctly

This commit is contained in:
Nikolay Puzanov
2023-06-21 11:27:48 +03:00
parent 519410e392
commit 31ac4a8d46
6 changed files with 51 additions and 10 deletions

View File

@@ -49,13 +49,33 @@
Время выполнения бенчмарка на блоке 1кБ (чч:мм:сс):
```
| Симулятор | Build | Run |
+-----------------------+----------+----------+
| Icarus Verilog | 00:00:27 | 19:04:37 |
| ModelSim | 00:00:00 | 01:33:14 |
| QuestaSim | 00:00:00 | 01:29:38 |
| Verilator (1 thread) | 00:12:03 | 00:02:57 |
| Verilator (8 threads) | 00:18:45 | 00:01:33 |
| XSIM | 00:00:29 | 02:08:54 |
| Xcelium | TBD | |
| Симулятор | Build | Run |
+-----------------------+----------+----------+
| Icarus Verilog | 00:00:27 | 19:04:37 |
| ModelSim | 00:00:00 | 01:33:14 |
| QuestaSim | 00:00:00 | 01:29:38 |
| VCS | TBD | |
| Verilator (1 thread) | 00:12:03 | 00:02:57 |
| Verilator (8 threads) | 00:18:45 | 00:01:33 |
| XSIM | 00:00:29 | 02:08:54 |
| Xcelium | TBD | |
```
Удалось протестировать Xcelium и VCS на другом оборудованиии и привести время
выполнения бенчмарка к остальным симам.
"По просьбе выживших, имена были изменены. Из уважения к погибшим, остальное было
рассказано в точности так, как это произошло."
```
| Симулятор | Build | Run |
+-----------------------+--------+------+
| Icarus Verilog | 1 | 738 |
| ModelSim | 0 | 60 |
| QuestaSim | 0 | 58 |
| VCS | 1 | 3.8 |
| Verilator (1 thread) | 26 | 1.9 |
| Verilator (8 threads) | 40 | 1 |
| XSIM | 1 | 83 |
| Xcelium | 0.2 | 4 |
```